真值表以表格形式表示逻辑表达式的真值如何随变量的赋值而变化。在经典逻辑的命题逻辑中，每个变量的取值非真即假，表格涵盖这些取值的所有可能组合。真值表明确呈现逻辑表达式的含义，并提供一种系统检验表达式的方法。它们还可借助布尔代数描述数字电路的输入与输出关系。(logical.stanford.edu)
结构与构造
表格首先为各个不同的命题变量设置列，这些变量通常记为 (p,q,r,\ldots)。每一行表示一种真值赋值，即为每个变量分别指定一个真值。其余各列列出子表达式和整个公式的真值。真和假可以记为 T 和 F，也可以记为 1 和 0。这些符号表示的是逻辑值，而不是测量得到的数量。(logical.stanford.edu)
对于 (n) 个不同的二值变量，共有 (2^n) 种赋值。因此，单变量真值表有两行，双变量真值表有四行，三变量真值表有八行。同一变量在一行中无论出现多少次，都取相同的值；重复出现不会产生额外的独立输入。一种常见的枚举方式是按二进制计数顺序排列，但只要每种赋值恰好出现一次，采用任何顺序都可以。(logical.stanford.edu)
计算复合公式的真值时，必须遵循其句法结构。括号决定哪些表达式组合在一起，而中间结果列则便于从最内层的组成部分开始，逐层向外计算。例如，计算 ((p\lor q)\land\neg p) 时，需要先求出 (p\lor q) 和 (\neg p) 的真值，再对这两个结果进行合取运算。这体现了表达式的书写结构与其在给定赋值下的含义之间的区别，后者属于语义学的范畴。(logic.stanford.edu)
基本联结词的真值表
真值函数联结词的输出完全由其运算对象的真值决定。下表列出几种标准运算，其中 T 表示真，F 表示假。(logic.stanford.edu)
| (p) | (q) | (\neg p) | (p\land q) | (p\lor q) | (p\oplus q) | (p\to q) | (p\leftrightarrow q) |
|---|---|---|---|---|---|---|---|
| T | T | F | T | T | F | T | T |
| T | F | F | F | T | T | F | F |
| F | T | T | F | T | T | T | F |
| F | F | T | F | F | F | T | T |
否定 (\neg p) 将真值反转。合取 (p\land q) 仅在两个运算对象均为真时为真。相容析取 (p\lor q) 在至少一个运算对象为真时为真，也包括两者均为真的情况。相比之下，异或 (p\oplus q) 要求恰好有一个运算对象为真。(logic.stanford.edu)
实质蕴涵 (p\to q) 仅在 (p) 为真且 (q) 为假时为假。特别地，只要前件为假，它就为真。双条件 (p\leftrightarrow q) 当且仅当两个运算对象的真值相同时为真。这些定义规定的是形式运算，并不涵盖日常语言中条件陈述的所有细微含义。(logic.stanford.edu)
分类与等价
根据公式在各种赋值下的表现，可以通过最后一列对其进行分类：
- 重言式在每一行中都为真。
- 矛盾式在每一行中都为假。
- 偶然式在某些行中为真，在另一些行中为假。
- 如果至少有一行使公式为真，该公式就是可满足的；重言式和偶然式都是可满足的。(logical.stanford.edu)
例如，(p\lor\neg p) 表达了排中律，在经典二值解释下是重言式。相反，(p\land\neg p) 是矛盾式。真值表通过穷尽所有赋值进行计算来确定这些分类，而不是只选取个别例子。(logic.stanford.edu)
如果一张包含两个公式所有变量的真值表中，这两个公式的输出列在每一行都相同，那么它们就是逻辑等价的。德摩根定律之一为
[ \neg(p\lor q)\equiv(\neg p\land\neg q). ]
等式两边都仅在 (p) 和 (q) 均为假时为真。在命题表达式中，等价公式可以相互替换，而不改变表达式的真值。(logical.stanford.edu)
检验论证
真值表通过检查是否存在一种赋值，使所有前提为真而结论为假，来检验逻辑有效性。这样的行就是一个反例。如果不存在反例，则这些前提逻辑蕴涵该结论。这涉及演绎推理中的保真性，而不是前提是否准确描述了现实世界。(logic.stanford.edu)
在肯定前件式中，前提是 (p\to q) 和 (p)，结论是 (q)。唯一使两个前提都成立的赋值，也使结论成立。因此，这条推理规则是有效的。对于有限个前提，也可以将同一检验表述为：判断以前提的合取为前件、以结论为后件的条件式是否为重言式。(logic.stanford.edu)
数字电路与计算局限
在计算机科学和电气工程中，真值表用于规定逻辑门和组合电路的输入与输出关系。输入和输出用比特表示，其中 0 和 1 分别对应假和真。多个输出列可以描述以相同输入为自变量的多个布尔函数。(ocw.mit.edu)
真值表可以转换为积之和表达式：为每个输出为 1 的行构造一个恰好对应其赋值的合取式，再将这些合取式进行析取。这样就能系统地用非门、与门和或门实现电路。卡诺图通过重新排列真值表中的各项，使这类表达式的化简机会更容易被发现。(ocw.mit.edu)
这种穷举方法在计算复杂性方面存在一个重要局限：其行数呈指数增长。枚举真值表是求解布尔可满足性问题的一种直观算法，但对于大型公式，需要采用避免逐一显式处理所有赋值的方法。真值表描述的是逻辑上的输入与输出关系；电路的时序行为，包括传播延迟和瞬态毛刺，则需要另行分析。(worksheets.stanford.edu)